高速存储器接口设计可能耗费不少时间，要满足大量功能和定时要求。使时钟抖动，信道间偏移、占空比失真和系统噪声最小，在增加有效定时容限中起主要的作用。这可在所有工作条件下改善系统可靠性。另外，必需正确地实现DRAM状态机和必须小心对待DRAM的初始化和刷新。
设计人员需要严格地执行验证来保证设计能满足定时和功能要求。必须执行4类定时分析：写数据定时，地址和命令定时，用DQS读捕获和捕获读数据到系统时钟域的再同步。Denali公司提供用于系统级验证的DRAM运转状态模型。
为了简化存储器接口设计过程和降低设计周期时间，建议设计人员采用FPGA供应商或第三者公司提供的存储器—控制器IP核。现在的IP核包括易用的图像接口，这些IP核是参量化的，所以，设计人员可以建造适合系统要求的控制器。例如，DDR SDRAM控制器核，让设计人员定制控制器来满足专门的接口要求(包括时钟速度，数据总线宽度，芯片选择数和存储器特性)。
结语
建造商速存储器接口是一个复杂的任务，设计人员在设计这些接口前需要考虑几个因素。应该进行详细的定时分析，必须进行系统级验证。良好的存储器接口支持可减轻设计复杂任务而加速设计进程。设计存储器接口所选FPGA需要详尽的了解支持FPGA的硬件特性和围绕它的支持结构。存储器IP，控制器，软件和工具支持，仿真模型和好的文件等都是存储器接口设计的关键。
